Buatlah rangkaian J-K flip flop dan D flip flop seperti pada gambar pada percobaan dengan ketentuan input B0=1, B1=1, B2=0, B3=clock, B4=1, B5=1, B6=clock
4. Prinsip Kerja Rangkaian[kembali]
Pada JK flipflop terdapat inputan kaki S dan R. Jika salah satu input bernilai 1 maka rangkaian ini termasuk rangkaian Asinkronous karena input J dan K diabaikan, dan fokus pada S dan R saja.
Lalu pada rangkaian di dekat kaki input R dan S itu adalah Aktif Low yang mana ketika input berlogika aktif high atau bernilai 1 maka output akan berlogika 0 atau tidak hidup, berarti kaki R dan S bernilai 1 keduanya maka R dan S diabaikan. Kemudian inputan JK ketika berlogika 0 dan 1 maka akan aktif di logika 1 atau aktif high. Konsep untuk JK ini apabila J berlogika 0 dan K berlogika 1 maka didapatkan output dengan logika 0 dan 1. Pada Clock aktif low sinyal akan berganti naik turun saat keadaan fall time yaitu dari keadaan 1 ke 0.
Selanjutnya D Flip Flop, input dari D flipflop terdapat dua input yang digabung jadi 1 disebabkan oleh kaki bawah terdapat gerbang not sehingga akan berkebalikan dengan input yang masuk sebelum ke input D. Dari sini harus diperhatikan inputan SR, jika terdapat salah satu inputan. Pada rangkaian input tidak ada karena sinyal awal berlogika 1, tetapi rangkaian termasuk aktif low berarti S dan R tidak aktif diawal. Sesuai tabel kebenaran inputan D aktif atau berlogika 1 akan menghasilkan output 1 dan Q' nya akan bernilai 0. Pada clocknya termasuk aktif high yang outputnya akan berpindah saat kondisi rise time yaitu perpindahan dari kondisi 0 ke kondisi 1.
5. Link Download[kembali]
Download rangkaian percobaan Disini
Download video Disini
Download html Disini
Download datasheet 74LS112 Disini
Download datasheet 7474 Disini
Download datasheet SPDT Disini
Tidak ada komentar:
Posting Komentar